| １．56.8MHｚのサンプリング周波数では、駄目そう |
| ７MHｚの信号を、75tapsのfir filterに通す -> filtered
７MHｚの信号と、7.1MHｚ(NCO)の、1bit信号同士の積を計算する。 これを、行おうとしましたが、アウト！  たった、75tapsのfir filterを通すだけで、FPGAで動作できなくなる..... これでは、アカンな....... で、どうするか？ ２．decimationが必要 計算のためのクロックは、113.6MHｚと、高くしておいて サンプリング周波数の方を下げる(decimation) ->計算の時間に、余裕ができる。 そんな、勘定を目論んでいます。 decimationとは、データを間引く事ですね。 そんで、単純に、間引く事をやってみました。   尚、間引くデータは、７MHｚと、7.1MHｚ sin波を、既に掛けたものを対象にしています。 この際、ノイズの盛り上がりには、目をつぶりましょうね。 （ハードウェアで解決できるかも）  先ずは、decimation無しの場合   次に、56.8MHｚを半分にdecimation   56.8MHｚの1/3のdecimation   56.8MHｚの1/6のdecimation   ご覧のように、 decimationの結果は、１、1/2、1/3、1/6と、分母の数を増す毎に 100KHｚ出力と、ノイズレベルとの差は、小さくなります。 100KHz出力のピークは、一定なのですが、 ノイズレベルの方が、ぐんぐんと、上がって行きます、ぐんぐん..... とほほ (-_-;; これは、正しいdecimationでは、無いですね。 で、色々探っていますが、ホロン様のHPを拝見して、解決できそうな気が、してきました、御礼。 H.22.6.8 |