ΔΣーADC 実験編 その23 FPGAを換えました


1bit信号(7100KHz & 6250KHz)同士の簡易的な積 output:850KHz

 1.気になって仕方がありませんでした

    何かと言いますと、

    積の信号の出力に、ノイズの盛り上がりがあった事です。



    で、

    調べてみましたら、これの原因が解りました。

    mixする前の、局発信号が原因でした。


        局発信号を観察(7100KHz: fs=56.8MHzの1/8分周出力)

    源信号が、ノイズの盛り上がりを持っていたのです.....

    これは、Lattice XP2が、原因では、決して無いと、思います。

       Please  do not translate  the sentence above in error.  
       I believe, this is because of my ill setting of  clock source 113.6MHz, not because of ...... 
       I like Lattce XP2.

    私が、想定外の113.6MHzのクロックを、源信号としたためだと、思います。

    で、

    Lattice社のFPGAは、大好きなのですが、しばらく、お別れする事にしました。

2.Xilinx社の Spartan3-AN スターターキット(HW-SPAR3AN-SK-UNI-G)を使う

    円高の今、チャンスと思い、購入しました。

    ANタイプにしたのは、

    FLASHに慣れてしまったので、「これが普通」と、思うようになってしまいました。 

    すでに、bandpass type 1bitΔΣーADCを、換装してあります。

 
    これを使って、

    先ず、50MHzクロック源の1/8分周である、6,250KHz出力を観察しました。

    Bingo !!  凄い性能です。110dBCは、あります。

    それで、Xilinx社のSpartan3-ANに、換えました。

    元々は、

    Xilinx社の DDS Compilerを試してみたくて、一ヶ月前に、購入していたのです。

    ですが、デモの音声と、VGA出力を楽しんでいただけで、1ヶ月が過ぎてしまいました (^_^;;




    冒頭の図は、簡易的な1bit信号同士の積を観察したものです。

    再掲


    簡易的な1bit信号同士の積の出力の為なのか、

    もう少し、マクロで見てみると、不要な成分が、多いです。


    これで、行くとすると、

    SSB( Single Side Band )を、受信するためには、もう一度、90度の位相差のある信号を、掛けねばなりません。

    構想としては、以下のようになります。


    さて、 「うまく行くかどうか」、さっぱり、解りませんが (^_^;;

H.22.11.4.