| １．積分回路中のキャパシタンスの値による、FFT結果の変化 キャパシタンスの値によって、周波数特性が、どのように変化するかを調べました。   キャパシタンスの値が 大きい -> ノイズシェービング 大 小さい -> ノイズが平均化される（全体のノイズフロアは、上がる）   ２．５次 delta sigma ADC   キャパシタンスの値の設定が、難しくなってきますが、 １例として、挙げてみました。   これは、偶然見つけた値ですので、他は、どうなんだか...... もっと、いい特性が出ると思いますが.... 7th では、どうか？   V(out)でさえも、うねり始めて、収束するのに、時間がかかります。 それに、偶然に見つけた、Cの組み合わせでの結果は、さんざんです。 5th より、悪いFFTの結果です.......手に負えん、降参します。 そんなんで、3rdが、主体になります。 ３．3次 delta sigma ADC 以下の、一組の組み合わせが、よさそうでした。    各stepの収束は、きれいな直線ではないのですが、 出力では、高調波は僅かです。 この回路では R1=430Ω、 R3=860Ω （上記回路） 冒頭に揚げた回路では R1=430Ω、 R3=430Ω （冒頭の回路） の違いだけです。 Cの組み合わせは、同じ。 信号経路のRは Rを小さくする -> 信号の出力振幅が大きくなる Rを大きくする -> 信号の出力振幅が小さくなる と言う傾向があります。 冒頭の回路では 入力が１Vp（２Vp-p)では、10KHｚ入力であっても歪みます 入力が0.5Vp（1Vp-p）では、 10KHｚでは、歪みは見当たらないようですが 50KHｚでは、歪みがみられます。  それにしても、 入力の振幅が違うだけで 何で、ノイズフロアが変わるんか? さっぱりわからん...... 強信号は、ノイズをも消す？ 次は Cの値の組み合わせは同じで、入力 500mVpと、1mVpでの、10KHｚでの比較です。   手探りでは、難しいですね。 zzzzzzzzzzzzzzzzz.......グオー、眠くなる。 所で、入力信号が、7000KHzの周波数だとすると Q出力のスペクトラムは  ですから、 この状態で、FPGA内で、処理できそうに、ありません。 バンドパス型ΔΣ-ADCを、調べ始めています。 ここから、（私にとっての）迷路に入ります。 例によって、当分の間、HPの更新は、無理でしょう... みなさん、おおきに。 H.22.1.11 |