1bit信号同士の積は、更に、きれいになった( 30KHz x 100KHz sin wave)
元の30KHｚと100KHｚの信号は、出力の66ｄB以下になった。
| １．verilogHDL記述で、動くものと、動かないものが出現 いやはや、参りましたわ。 1bit信号同士の積を、verilogHDLで記述したものが、うまく作動しなくなりました。  なんじゃ、こりは.........唖然 1信号のみの場合は、前節で見ていただいたように、水晶発振器を換装しても、順調に動いていました。 クロックを、2倍の速さにする事は、 回路に多大な影響を与えるようです......そんな事も知らずに、換装してしまいました。 特に、ノイズの発生が著しいようです。 MAXⅡ自体は、クロックが300MHｚでも作動する模様です。 で、1信号の発生から、全部洗い直ししました。 原理に忠実な、ΔΣ変調回路を考えましたが、これは、ノイズの発生源みたいなものでした。全く駄目、グスン。 |
２．新しい回路は 見かけは、前節の、verilogHDL記述と似ています。 一つ一つのパーツを、検証して、ノイズを極力抑えた（つもりの）回路を、再編しました。 とにかく、simpleが一番。 回路の記述が短いほど、よいものが出来るようです。   まだ、1000 logic cellsも、残ってるで。殆どsin波のromやんか。  お陰をもちまして、更にノイズの少ない、1bit信号同士の積を得る事ができました。 「ひょうたんから駒」、「災い転じて福となす」。 それそれ、それやがな (^_^;; しっかし、１次ΔΣ変調で、その効果を、垣間見る事ができたのですが、 メーカーさんは、７次ΔΣ変調回路を作っておられる様子。 きっと、とてつもない性能なんでしょうね.......凄い！ 尊敬します。 H21.4.23 |