MAX�U PLD入門　その2　元クロックの1/2で、90度位相差のあるクロックを作る　その２


ほぼ、90度の位相差（output=25MHz[40nS]）

１．改良版を試す 　　　　前節で、クロックを反転した事により、 　　　　　　　　入力と出力に、非対称性 　　　　が、生じました。 　　　　それで、 　　　　入出力が対称になるように、改良を加えたのですが、これを　MAX�Uでも試してみました。 　　　　 　　　　posedge と　negedge　が、混在しているので、「大丈夫かいな...」と、心配しておりましたが 　　　　Quartus�Uが自動的に処理してくれて、RTL　viewerでは 　　　　しっかりと、クロックを反転して、入力してくれているでは、ありませんか.....凄い！ 　　　　HDLの書き方は、simpleが一番大切だなと、思いました。　       　　 　　　　今月に入って、初めて、verilogHDLの存在を知ったので 　　　　wire　と、　reg　の使い方も、よく知らず、ああか、こうかと、試しながら、実験している次第ですねん。 　　　　やっとの事で、Q1出力に、インバータを挿入できました、　(^_^;;

Q1出力にインバータがあるもの（今回の実験） 　 　　　　MAX�Uでは、以前（Q1出力にインバータが無いもの）と、、あまり変わらん結果でした。 　　　　そして、以下は、Quartus�U内での、simulationの結果です。 　　　　　　　　　　　　　　　　　　　　　　クロックが変化してから、出力が現れるまでの遅延　＝　4.63nS　位 　　H.21.1.28