7142KHzと7000KHｚの簡易的な積（OUT::142KHｚ）
| １．Xilinx社のDCM( Digital
Clock Manager
)を使う 前節では、Spartan3ANスターターキットの、50MHz クリスタル発振器出力を、手動で1/8分周しました。 今回は、DCMを利用して、50MHZを、1/7分周しました。   DCMを使うと、7142KHｚを得る事ができました。 特性は、1/8分周した時と同じ、110dBCの局発信号を得る事ができました。 前節で構想を練った時のように、 2回局発信号を掛けて、SSBを受信する事が、できますが 1/8分周での局発により、7000KHzの1bit信号の周波数は、850KHｚに変換されます。 850KHｚの信号では、後の処理が、し辛いので、1/7分周出力を、局発信号とする事に、しました。 ２．ΔΣ-ADCが、未調整でした Spartan3ANスターターキットに換えてから、 自作の、bandpass 1bit ΔΣ-ADCの調整が、まだ、済んでいませんでした 、汗 (-_-;; で、調整しました。   10MHzまでを観測 ７MHｚのアマチュアバンド幅、200KHｚのスパンの観測 （中心周波数は、勿論、可変できます） そして、50MHｚの1/7分周である局発信号（7142KHz）と、入力信号（7000KHｚ）の簡易的な積を、観察しました。  冒頭の図と同じ 0Hzから1MHｚまでの出力 そして 入力信号を-20DB,-30ｄBと、減衰して入力しても、 1bit信号同士の簡易的な積の1bit出力での、ノイズレベルは、変化しませんでした。 前節での1bit出力のノイズレベルが、低いのは、 bandpass 1bit ΔΣ-ADCの未調整が原因でした、お詫びします。 ３．今回のHDL記述です  そして、 constraints fileは  と、しました。 H.22.11.21 |