１．EBRメモリーを手動で設定する 　　　　私のmyDDS、verilogHDL記述では、romデータのEBRメモリーへの配置を、ispLEVERが自動設定してくれたのですが 　　　　必ずしも、自動設定してくれる訳ではありませんので 　　　　ここは、ひとつ、EBRメメモリーを手動で設定してみましょう。

２．先ず、ＰＬＬの設定から 　　　　IPexpressを使って、PLLを設定します。 　　　　　ここで、Import LPC to ispLEVER projectに、チェックを入れておきます。 ３．EBRを設定する 　　　　これも、IPexpressを使います。 　　　　10bit　address　20bit　dataを設定 　　　　同じく、Import LPC to ispLEVER projectに、チェックを入れておきます。 　　　　そうしますと、projectに、ispLEVERが自動配置してくれます。 ４．DDSのverilogHDLを記述する 　　　　まあ、私の場合、こんな風な記述になりました。 　　　　regの初期値なんですが、 　　　　　　reg    cy_out=0;        なんて、記述が可能です。（今まで、　inital begin ...... end内に記述していたのですが、こっちのほうが便利ですね。）

５．sin_romを読むタイミングの設定 　　　　「わかる　VerilgHDL入門　木村先生　CQ出版」で、少し、勉強しました。 　　　　印象に残ったのは、シーケンサの場合 　　　　　　　　ミーリータイプの場合、出力信号が、非同期に変化することがある。（ムーアータイプでは、同期に変化する） 　　　　と、言う事です。 　　　　romを読む場合、そんなに難しい設定には、なりませんでした。 　　　　先ず、LitticeXP2のhandbookで、romを読むタイミングを調べましょう。 　　　　これを見ますと 　　　　　　　　　　OutClockEnは、データを読み出している間は、ずっと　１の値。 　　　　　　　　　　Addressの設定は、OutClockEnを１に設定しておいて、クロックの　neg edgeで行う。 　　　　　　　　　　読み出すデータは、address設定後、　次の neg edge で読み出せる。 　　　　と、まあ、予測しました。 　　　　で、これを、ACtive-HDLで確かめました。 　　　　クロックの　neg edgeで、addressを設定すると、次の　neg edge で、rom dataを読み出す事ができます。 　　　　それ故、この部分の　verilogHLD記述は、以下のように、なったのです。 　　　　尚、テストベンチは、以下のような記述（例によって、ispLEVERのtemplate作成機能の、お世話になった。） 　　　　注意点は、Active-HDLを使う時 　　　　　　　　　　PUR PUR_INST(.PUR(1'b1));                       GSR GSR_INST(.GSR(1'b1)); 　　　　なる、おまじないが必要な事です。 　　　　これは、PowerOn時の、set/reset等に関係する事らしいです。