ΔΣーADC実験編　その６　Fir filterが出来ましたが...


Q出力を、Fir filter （75taps）に通した（修正版）

Fir filterを通す前のQ出力


Fir filter通過後の、７MHｚの信号を拡大

結局、ノイズレベルとの差は、fir filterに全面的に依存する事が、解った。
実験し直したら、そうでは、なかった、ゴメン

で、設計は、以下の通り

１．Fir filterを通しましたが、厳しい 　　　　何が厳しいか、と言いますと 　　　　56.8MHｚでサンプリングした時、時間的余裕が無いのです。 　　　　1サンプル後、次にサンプリングするまでの間（t=1/56MHz　17.6nS）に、75回の和を求めなければなりません。（積和ではありません） 　　　　75tapsで、ぎりぎりです。 　　　　FPGAのリソースは、余裕があります。 　　　　verilogHDLでの記述は、もう、ベタ書きです。 　　　　always文の中で、　for文を使ったのですが、 　　　　simulatioｎでも、何故か、作動しませんでした　(-_-) 　　　　入力は1bitなので、当然　その値は　0　or　１　ですから 　　　　firとのconvolutionは、和だけで、OK。　らくちんです。 　　　　myADC_fir.ｖ.ｔｘｔ

しかし、 　　　　75tapsのfir　filterで、リソースを、沢山使うのに、抵抗があります。 　　　　勿体無いですね....　 　　　　この際、Iir filterを調べてみたいです。 　　　　尚、Fir filter の設計は、西村芳一先生（ JA6UHL )　のFir設計TOOLを使わせていただきました、tnx 　　　　（WindowsXPで作動します） 　　　　石川高専の山田先生の研究室でも、設計していただけます、御礼　m(_ _)m H.22.5.30